Verilog 入門 (ㄧ)

Verilog 在網路上可以找到很多資料，也是目前很熱門的硬體描述語言

我是個研究生，同時也發現很多人不太了解對於verilog跟程式語言之間的不同

一直以來都想把自己所學的東西記錄下來，所以就從簡單的開始

當然寫的時間不一定，有空才會在繼續寫，另外我還是學生，還在學習，也可能會有錯誤


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首先，Verilog 是硬體描述語言的一種，顧名思義就是用來述說一個電路的語言

語法是跟C語言規則近乎相同的，而描述的大多都是純數位的電路，所以跟C語言上是有很大的不同的

那首先就先從語法開始


一開始，最重要的是你要思考一個數位電路，然後將其描寫出來

以下範例就是每個verilog的開始，要了解的就是你是在描述一個電路

所撰寫出來的verilog就如同右邊的chip一樣


module   電路名稱( 輸入輸出IO port 名稱宣告  );

input     IO名稱; // 定義IO類型
output   IO名稱;

電路內容



endmodule

ex: 1 bit 加法器

module adder 電路名稱
(
input  in1,  in2,  carry_in,  輸入輸出IO port 名稱宣告 
output  out , carry_out
);


assign {carry_out, out} = in1 + in2 + carry_in;//電路內容


endmodule